// ****************************************************************************** 
// Copyright     :  Copyright (C) 2018, Hisilicon Technologies Co. Ltd.
// File name     :  hipciec_mac_reg_reg_offset_field.h
// Project line  :  Platform And Key Technologies Development
// Department    :  CAD Development Department
// Author        :  xxx
// Version       :  1.0
// Date          :  2017/10/24
// Description   :  The description of xxx project
// Others        :  Generated automatically by nManager V4.2 
// History       :  xxx 2018/03/16 18:03:12 Create file
// ******************************************************************************

#ifndef __HIPCIEC_MAC_REG_REG_OFFSET_FIELD_H__
#define __HIPCIEC_MAC_REG_REG_OFFSET_FIELD_H__

#define HIPCIEC_MAC_REG_REG_EIOS_TO_ELEIDLE_DELAY_LEN    6
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#define HIPCIEC_MAC_REG_LOOPBACK_MASTER_CHECK_ST_OFFSET 8
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#define HIPCIEC_MAC_REG_LOOPBACK_SENT_EIEOS_EN_OFFSET   2
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#define HIPCIEC_MAC_REG_REG_LOOPBACK_CHECK_EN_OFFSET    1
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#define HIPCIEC_MAC_REG_MAX_DP_HW_REQ_REDO_NUM_OFFSET 2
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#define HIPCIEC_MAC_REG_REG_REQ_TX_EQ_OFFSET          1
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#define HIPCIEC_MAC_REG_REG_SCRAMBLE_DISABLE_GEN3_OFFSET  1
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#define HIPCIEC_MAC_REG_REG_DS_EQ_P23_DISABLE_OFFSET    1
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#define HIPCIEC_MAC_REG_CFG_8G_MERIT_STEP_OFFSET       8
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#define HIPCIEC_MAC_REG_REG_EQ_PHASE23_CONV_STEP_OFFSET 0

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#define HIPCIEC_MAC_REG_REG_EQ_PHASE3_TIMEOUT_VAL_OFFSET 8
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#define HIPCIEC_MAC_REG_REG_EQ_PHASE2_TIMEOUT_VAL_OFFSET 0

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#define HIPCIEC_MAC_REG_REG_SKP_INTVL_SRNS_GEN3_OFFSET  16
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#define HIPCIEC_MAC_REG_REG_N_FTS_GEN3_OFFSET 16
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#define HIPCIEC_MAC_REG_REG_N_FTS_GEN2_OFFSET 8
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#define HIPCIEC_MAC_REG_REG_NO_DEEMPH_OFFSET     1
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#define HIPCIEC_MAC_REG_REG_LTSSM_TRACER_CAP_MODE_OFFSET 1
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#define HIPCIEC_MAC_REG_REG_LTSSM_INTR_STATUS_LEN                      1
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#define HIPCIEC_MAC_REG_REG_ENTER_DISABLE_INTR_STATUS_OFFSET           4
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#define HIPCIEC_MAC_REG_REG_LINKDOWN_INTR_STATUS_OFFSET                1
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#define HIPCIEC_MAC_REG_MAC_DESCRAMBLE_DISABLE_OFFSET 18
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#define HIPCIEC_MAC_REG_IS_UPSTREAM_PORT_LTSSM_OFFSET 17
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#define HIPCIEC_MAC_REG_MAC_LINK_UP_OFFSET            16
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#define HIPCIEC_MAC_REG_RX_EVAL_ST_OFFSET             14
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#define HIPCIEC_MAC_REG_MAC_CUR_LINK_SPEED_OFFSET     8
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#define HIPCIEC_MAC_REG_MAC_CUR_LINK_WIDTH_OFFSET     0

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#define HIPCIEC_MAC_REG_MAC_LTSSM_ST_OFFSET       16
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#define HIPCIEC_MAC_REG_SKP_ACC_COUNTER_OFFSET       14
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#define HIPCIEC_MAC_REG_RX_LINK_SPEED_LEN            5
#define HIPCIEC_MAC_REG_RX_LINK_SPEED_OFFSET         3
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#define HIPCIEC_MAC_REG_RXDLI_ST_OFFSET           31
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#define HIPCIEC_MAC_REG_MAC_RX_DATA_ENABLE_OFFSET 30
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#define HIPCIEC_MAC_REG_MAC_RX_NULL_OFFSET        28
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#define HIPCIEC_MAC_REG_MAC_RX_ERR_OFFSET         24
#define HIPCIEC_MAC_REG_MAC_RX_END_LEN            8
#define HIPCIEC_MAC_REG_MAC_RX_END_OFFSET         16
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#define HIPCIEC_MAC_REG_MAC_RX_STR_OFFSET         0

#define HIPCIEC_MAC_REG_CUR_TX_LINK_NUM_1_LEN    32
#define HIPCIEC_MAC_REG_CUR_TX_LINK_NUM_1_OFFSET 0

#define HIPCIEC_MAC_REG_CUR_TX_LANE_NUM_1_LEN    32
#define HIPCIEC_MAC_REG_CUR_TX_LANE_NUM_1_OFFSET 0

#define HIPCIEC_MAC_REG_RXDLI_BUS_CNT_LEN         3
#define HIPCIEC_MAC_REG_RXDLI_BUS_CNT_OFFSET      20
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#define HIPCIEC_MAC_REG_RXDLI_HAVE_TLP_OFFSET     19
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#define HIPCIEC_MAC_REG_RXDLI_HAVE_PKT_OFFSET     18
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#define HIPCIEC_MAC_REG_RXDLI_DATA_OFFSET_OFFSET  12
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#define HIPCIEC_MAC_REG_RXDLI_STR_OFFSET_OFFSET   6
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#define HIPCIEC_MAC_REG_BLOCK_SYMBOL_COUNT_OFFSET 2
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#define HIPCIEC_MAC_REG_TX_DLI_FSM_OFFSET         0

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#define HIPCIEC_MAC_REG_SUCEESSFUL_SPEED_NEGOTIATION_OFFSET                 31
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#define HIPCIEC_MAC_REG_CHANGED_SPEED_RECOVERY_OFFSET                       30
#define HIPCIEC_MAC_REG_ANY_LANE_RCV_SPEED_CHANGE_LEN                       1
#define HIPCIEC_MAC_REG_ANY_LANE_RCV_SPEED_CHANGE_OFFSET                    29
#define HIPCIEC_MAC_REG_RXL0S_TO_RECOVERY_LEN                               1
#define HIPCIEC_MAC_REG_RXL0S_TO_RECOVERY_OFFSET                            28
#define HIPCIEC_MAC_REG_ANY_DET_EIEOS_TS_LEN                                1
#define HIPCIEC_MAC_REG_ANY_DET_EIEOS_TS_OFFSET                             27
#define HIPCIEC_MAC_REG_DIRECTED_SPEED_CHANGE_LEN                           1
#define HIPCIEC_MAC_REG_DIRECTED_SPEED_CHANGE_OFFSET                        26
#define HIPCIEC_MAC_REG_ALL_PHY_RXELEIDLE_OR_RX_SKP_INTERVAL_TIMEOUT_LEN    1
#define HIPCIEC_MAC_REG_ALL_PHY_RXELEIDLE_OR_RX_SKP_INTERVAL_TIMEOUT_OFFSET 25
#define HIPCIEC_MAC_REG_DL_RETRAIN_LEN                                      1
#define HIPCIEC_MAC_REG_DL_RETRAIN_OFFSET                                   24
#define HIPCIEC_MAC_REG_RCV_EIOS_LEN                                        1
#define HIPCIEC_MAC_REG_RCV_EIOS_OFFSET                                     23
#define HIPCIEC_MAC_REG_ANY_CHANGE_PIPE_REQ_LEN                             1
#define HIPCIEC_MAC_REG_ANY_CHANGE_PIPE_REQ_OFFSET                          22
#define HIPCIEC_MAC_REG_RXL0S_ST_LEN                                        2
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#define HIPCIEC_MAC_REG_MAC_RATE_LEN                                        2
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#define HIPCIEC_MAC_REG_DURATION_COUNTER_LEN                                4
#define HIPCIEC_MAC_REG_DURATION_COUNTER_OFFSET                             6
#define HIPCIEC_MAC_REG_LTSSM_ST_LEN                                        6
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#define HIPCIEC_MAC_REG_LTSSM_TRACER_ADDR_ROLLBACK_LEN    1
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#define HIPCIEC_MAC_REG_LTSSM_TRACER_LAST_WADDR_LEN       6
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#define HIPCIEC_MAC_REG_REG_ENTER_G4_RECOVERY_SPEED_INTR_STATUS_RO_LEN       1
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#define HIPCIEC_MAC_REG_REG_LTSSM_INTR_STATUS_RO_LEN                         1
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#define HIPCIEC_MAC_REG_REG_ENTER_G3_RECOVERY_SPEED_INTR_STATUS_RO_LEN       1
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#define HIPCIEC_MAC_REG_REG_ENTER_G2_RECOVERY_SPEED_INTR_STATUS_RO_LEN       1
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#define HIPCIEC_MAC_REG_REG_LINKDOWN_INTR_STATUS_RO_OFFSET                   1
#define HIPCIEC_MAC_REG_REG_LINKUP_INTR_STATUS_RO_LEN                        1
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#define HIPCIEC_MAC_REG_REG_LEAVE_DISABLE_INTR_STATUS_SET_LEN           1
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#define HIPCIEC_MAC_REG_REG_LEAVE_L0_INTR_STATUS_SET_LEN                1
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#define HIPCIEC_MAC_REG_REG_ENTER_L0_INTR_STATUS_SET_LEN                1
#define HIPCIEC_MAC_REG_REG_ENTER_L0_INTR_STATUS_SET_OFFSET             2
#define HIPCIEC_MAC_REG_REG_LINKDOWN_INTR_STATUS_SET_LEN                1
#define HIPCIEC_MAC_REG_REG_LINKDOWN_INTR_STATUS_SET_OFFSET             1
#define HIPCIEC_MAC_REG_REG_LINKUP_INTR_STATUS_SET_LEN                  1
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#define HIPCIEC_MAC_REG_REG_ENTER_L1L2_TIMEOUT_VAL_LEN    10
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#define HIPCIEC_MAC_REG_REG_COMP_LPBK_REMOTE_16G_TX_PRESET_LEN    4
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#define HIPCIEC_MAC_REG_REG_8G_EQ_FIX_LP_TX_PRESET_LEN            4
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#define HIPCIEC_MAC_REG_REG_16G_DS_USE_RX_PRESET_EN_LEN                1
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#define HIPCIEC_MAC_REG_GEN4_EQ_PHASE23_FFE_CTLE_ADJ_EN_LEN            1
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#define HIPCIEC_MAC_REG_GEN3_EQ_PHASE23_FFE_CTLE_ADJ_EN_LEN            1
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#define HIPCIEC_MAC_REG_GEN4_EQ_PHASE01_CTLE_APT_EN_LEN                1
#define HIPCIEC_MAC_REG_GEN4_EQ_PHASE01_CTLE_APT_EN_OFFSET             20
#define HIPCIEC_MAC_REG_GEN3_EQ_PHASE01_CTLE_APT_EN_LEN                1
#define HIPCIEC_MAC_REG_GEN3_EQ_PHASE01_CTLE_APT_EN_OFFSET             19
#define HIPCIEC_MAC_REG_GEN4_EQ_PHASE23_CTLE_APT_EN_LEN                1
#define HIPCIEC_MAC_REG_GEN4_EQ_PHASE23_CTLE_APT_EN_OFFSET             18
#define HIPCIEC_MAC_REG_GEN4_EQ_RCV_LOCK_AF_PHASE13_CTLE_APT_EN_LEN    1
#define HIPCIEC_MAC_REG_GEN4_EQ_RCV_LOCK_AF_PHASE13_CTLE_APT_EN_OFFSET 17
#define HIPCIEC_MAC_REG_REG_SWITCH_EQ_MODE_MASK_LEN                    1
#define HIPCIEC_MAC_REG_REG_SWITCH_EQ_MODE_MASK_OFFSET                 16
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#define HIPCIEC_MAC_REG_RCV_LOCK_HOLD_RATE_OFFSET                      12
#define HIPCIEC_MAC_REG_GEN3_EQ_PHASE23_CTLE_APT_EN_LEN                1
#define HIPCIEC_MAC_REG_GEN3_EQ_PHASE23_CTLE_APT_EN_OFFSET             11
#define HIPCIEC_MAC_REG_RCV_SPEED_PULL_UP_RX_PRESET_EN_LEN             4
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#define HIPCIEC_MAC_REG_GEN3_EQ_RCV_LOCK_AF_PHASE13_CTLE_APT_EN_LEN    1
#define HIPCIEC_MAC_REG_GEN3_EQ_RCV_LOCK_AF_PHASE13_CTLE_APT_EN_OFFSET 6
#define HIPCIEC_MAC_REG_REG_8G_HILINK_MODE_EN_LEN                      6
#define HIPCIEC_MAC_REG_REG_8G_HILINK_MODE_EN_OFFSET                   0

#define HIPCIEC_MAC_REG_LP_GEN3_TX_PRESET_P1_1_LEN    32
#define HIPCIEC_MAC_REG_LP_GEN3_TX_PRESET_P1_1_OFFSET 0

#define HIPCIEC_MAC_REG_OPT_GEN3_PRESET_1_LEN    32
#define HIPCIEC_MAC_REG_OPT_GEN3_PRESET_1_OFFSET 0

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#define HIPCIEC_MAC_REG_PHY_RXDATA_TS_OFFSET 0

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#define HIPCIEC_MAC_REG_MAC_ECO_RSV1_LEN             31
#define HIPCIEC_MAC_REG_MAC_ECO_RSV1_OFFSET          1
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#define HIPCIEC_MAC_REG_REG_PM_IRS_EMPTY_MASK_OFFSET 0

#define HIPCIEC_MAC_REG_COEFF_SEARCH_TRACER_LANE_NUM_LEN         4
#define HIPCIEC_MAC_REG_COEFF_SEARCH_TRACER_LANE_NUM_OFFSET      24
#define HIPCIEC_MAC_REG_COEFF_SEARCH_TRACER_ADDR_ROLLBACK_LEN    1
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#define HIPCIEC_MAC_REG_TXDETRX_OFFSET       16
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#define HIPCIEC_MAC_REG_LTSSM_TRACER_SRAM_ECC_INSERT_OFFSET 0

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#define HIPCIEC_MAC_REG_ECC_2BIT_ERR_ADDR_OFFSET 8
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#define HIPCIEC_MAC_REG_ECC_1BIT_ERR_ADDR_OFFSET 0

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#define HIPCIEC_MAC_REG_REQ_PRE_CUR_COEFF_OFFSET     26
#define HIPCIEC_MAC_REG_REQ_CUR_COEFF_LEN            6
#define HIPCIEC_MAC_REG_REQ_CUR_COEFF_OFFSET         20
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#define HIPCIEC_MAC_REG_FIG_MERIT_FEEDBACK_OFFSET    12
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#define HIPCIEC_MAC_REG_FSM_CURR_SEARCH_STATE_OFFSET 6
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#define HIPCIEC_MAC_REG_TOTAL_SEARCH_NUM_OFFSET      0

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#define HIPCIEC_MAC_REG_REMOTE_FS_OFFSET 6
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#define HIPCIEC_MAC_REG_LOOP_BACK_LINK_DATA_ERR_CNT_OFFSET 0

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#define HIPCIEC_MAC_REG_REQ_RX_REQ_EQ_TS_COUNT_LEN     6
#define HIPCIEC_MAC_REG_REQ_RX_REQ_EQ_TS_COUNT_OFFSET  8
#define HIPCIEC_MAC_REG_REQ_DP_REDO_EQ_GNT_MASK_LEN    1
#define HIPCIEC_MAC_REG_REQ_DP_REDO_EQ_GNT_MASK_OFFSET 3
#define HIPCIEC_MAC_REG_PERMIT_UP_REDO_EQ_LEN          1
#define HIPCIEC_MAC_REG_PERMIT_UP_REDO_EQ_OFFSET       2

#define HIPCIEC_MAC_REG_CFG_LNACC_WAIT_LANE_TS1_NUM_LEN    6
#define HIPCIEC_MAC_REG_CFG_LNACC_WAIT_LANE_TS1_NUM_OFFSET 24
#define HIPCIEC_MAC_REG_CFG_WAIT_LANE_TS1_NUM_LEN          6
#define HIPCIEC_MAC_REG_CFG_WAIT_LANE_TS1_NUM_OFFSET       16
#define HIPCIEC_MAC_REG_CFG_WAIT_LANE_NUM_TIMER_DP_LEN     11
#define HIPCIEC_MAC_REG_CFG_WAIT_LANE_NUM_TIMER_DP_OFFSET  0

#define HIPCIEC_MAC_REG_WAIT_LINK_NUM_TIMER_UP_LEN     11
#define HIPCIEC_MAC_REG_WAIT_LINK_NUM_TIMER_UP_OFFSET  16
#define HIPCIEC_MAC_REG_REG_LANE_NUM_WAIT_TIMER_LEN    11
#define HIPCIEC_MAC_REG_REG_LANE_NUM_WAIT_TIMER_OFFSET 0

#define HIPCIEC_MAC_REG_CFG_WAIT_LANE_NUM_TIMER_UP_LEN    11
#define HIPCIEC_MAC_REG_CFG_WAIT_LANE_NUM_TIMER_UP_OFFSET 16
#define HIPCIEC_MAC_REG_REG_LANE_NUM_ACC_TIMER_LEN        11
#define HIPCIEC_MAC_REG_REG_LANE_NUM_ACC_TIMER_OFFSET     0

#define HIPCIEC_MAC_REG_CFG_LNW_TO_LNA_1MS_TIMER_LEN    11
#define HIPCIEC_MAC_REG_CFG_LNW_TO_LNA_1MS_TIMER_OFFSET 0

#define HIPCIEC_MAC_REG_CFG_PHASE0_HOLD_TIMER_LEN      6
#define HIPCIEC_MAC_REG_CFG_PHASE0_HOLD_TIMER_OFFSET   16
#define HIPCIEC_MAC_REG_CFG_RCV_LOCK_HOLD_TIMER_LEN    7
#define HIPCIEC_MAC_REG_CFG_RCV_LOCK_HOLD_TIMER_OFFSET 8
#define HIPCIEC_MAC_REG_CFG_PHASE23_HOLD_TIMER_LEN     7
#define HIPCIEC_MAC_REG_CFG_PHASE23_HOLD_TIMER_OFFSET  0

#define HIPCIEC_MAC_REG_REG_MASK_DATAPATH_RXELECIDLE_LEN              1
#define HIPCIEC_MAC_REG_REG_MASK_DATAPATH_RXELECIDLE_OFFSET           3
#define HIPCIEC_MAC_REG_REG_USE_ANY_LANE_INFER_ELEIDLE_LEN            1
#define HIPCIEC_MAC_REG_REG_USE_ANY_LANE_INFER_ELEIDLE_OFFSET         2
#define HIPCIEC_MAC_REG_SET_RX_ELECIDLE_INFER_LEN                     1
#define HIPCIEC_MAC_REG_SET_RX_ELECIDLE_INFER_OFFSET                  1
#define HIPCIEC_MAC_REG_RX_ELECIDLE_INFER_INTERVAL_TIMOUT_MASK_LEN    1
#define HIPCIEC_MAC_REG_RX_ELECIDLE_INFER_INTERVAL_TIMOUT_MASK_OFFSET 0

#define HIPCIEC_MAC_REG_SEL_TRACE_RX_DATA_MODE_LEN       8
#define HIPCIEC_MAC_REG_SEL_TRACE_RX_DATA_MODE_OFFSET    24
#define HIPCIEC_MAC_REG_LTSSM_TRACE_LANE_NUM_LEN         4
#define HIPCIEC_MAC_REG_LTSSM_TRACE_LANE_NUM_OFFSET      16
#define HIPCIEC_MAC_REG_LTSSM_TRACE_TIMER_CLK_SEL_LEN    1
#define HIPCIEC_MAC_REG_LTSSM_TRACE_TIMER_CLK_SEL_OFFSET 9
#define HIPCIEC_MAC_REG_LTSSM_TRACE_SIGNAL_MASK_LEN      6
#define HIPCIEC_MAC_REG_LTSSM_TRACE_SIGNAL_MASK_OFFSET   0

#define HIPCIEC_MAC_REG_CLR_LTSSM_TRACE_TIMER_LEN        1
#define HIPCIEC_MAC_REG_CLR_LTSSM_TRACE_TIMER_OFFSET     24
#define HIPCIEC_MAC_REG_LTSSM_TRACE_STATE_LEN            6
#define HIPCIEC_MAC_REG_LTSSM_TRACE_STATE_OFFSET         16
#define HIPCIEC_MAC_REG_LTSSM_TRACE_TRIGGER_TIMER_LEN    11
#define HIPCIEC_MAC_REG_LTSSM_TRACE_TRIGGER_TIMER_OFFSET 0

#define HIPCIEC_MAC_REG_REG_MAC_TX_SENT_EQ_TS1_LEN    1
#define HIPCIEC_MAC_REG_REG_MAC_TX_SENT_EQ_TS1_OFFSET 0

#define HIPCIEC_MAC_REG_DISABLE_SCRAMBER_DISABLE_LEN      1
#define HIPCIEC_MAC_REG_DISABLE_SCRAMBER_DISABLE_OFFSET   14
#define HIPCIEC_MAC_REG_REG_NEW_GEN4_EIEOS_EN_LEN         1
#define HIPCIEC_MAC_REG_REG_NEW_GEN4_EIEOS_EN_OFFSET      13
#define HIPCIEC_MAC_REG_REG_DISABLE_CTRL_SKP_LEN          1
#define HIPCIEC_MAC_REG_REG_DISABLE_CTRL_SKP_OFFSET       12
#define HIPCIEC_MAC_REG_GEN3_LOW_LATENCY_MODE_LEN         1
#define HIPCIEC_MAC_REG_GEN3_LOW_LATENCY_MODE_OFFSET      11
#define HIPCIEC_MAC_REG_DISABLE_ENTER_COMPLIANCE_LEN      1
#define HIPCIEC_MAC_REG_DISABLE_ENTER_COMPLIANCE_OFFSET   10
#define HIPCIEC_MAC_REG_AUTO_SPEED_CHANGE_EN_LEN          1
#define HIPCIEC_MAC_REG_AUTO_SPEED_CHANGE_EN_OFFSET       9
#define HIPCIEC_MAC_REG_FIRST_AUTO_SPEED_CHANGE_EN_LEN    1
#define HIPCIEC_MAC_REG_FIRST_AUTO_SPEED_CHANGE_EN_OFFSET 8
#define HIPCIEC_MAC_REG_AUTO_SPEED_DISABLE_MASK_LEN       1
#define HIPCIEC_MAC_REG_AUTO_SPEED_DISABLE_MASK_OFFSET    7
#define HIPCIEC_MAC_REG_DISABLE_ENTER_HOTRESET_LEN        1
#define HIPCIEC_MAC_REG_DISABLE_ENTER_HOTRESET_OFFSET     6
#define HIPCIEC_MAC_REG_DISABLE_ENTER_DISABLE_LEN         3
#define HIPCIEC_MAC_REG_DISABLE_ENTER_DISABLE_OFFSET      3
#define HIPCIEC_MAC_REG_DISABLE_ENTER_LOOPBACK_LEN        3
#define HIPCIEC_MAC_REG_DISABLE_ENTER_LOOPBACK_OFFSET     0

#define HIPCIEC_MAC_REG_MAC_PRESET_TABLE0_LEN    32
#define HIPCIEC_MAC_REG_MAC_PRESET_TABLE0_OFFSET 0

#define HIPCIEC_MAC_REG_REG_PRESET_NUM_LEN       4
#define HIPCIEC_MAC_REG_REG_PRESET_NUM_OFFSET    16
#define HIPCIEC_MAC_REG_MAC_PRESET_TABLE1_LEN    12
#define HIPCIEC_MAC_REG_MAC_PRESET_TABLE1_OFFSET 0

#define HIPCIEC_MAC_REG_REG_LTSSM_TRACER_RADDR_LEN    6
#define HIPCIEC_MAC_REG_REG_LTSSM_TRACER_RADDR_OFFSET 0

#define HIPCIEC_MAC_REG_CFG_CLP_TO_IDLE_TM_ENABLE_LEN    1
#define HIPCIEC_MAC_REG_CFG_CLP_TO_IDLE_TM_ENABLE_OFFSET 16
#define HIPCIEC_MAC_REG_REG_CLP_TO_IDLE_TIMER_LEN        11
#define HIPCIEC_MAC_REG_REG_CLP_TO_IDLE_TIMER_OFFSET     0

#define HIPCIEC_MAC_REG_REG_COMP_ERRATA_DISABLE_LEN    1
#define HIPCIEC_MAC_REG_REG_COMP_ERRATA_DISABLE_OFFSET 0

#define HIPCIEC_MAC_REG_LANE_RX_ERR_CHECK_EN_LEN    16
#define HIPCIEC_MAC_REG_LANE_RX_ERR_CHECK_EN_OFFSET 0

#define HIPCIEC_MAC_REG_ECC_2BIT_ER_CNT_LEN    5
#define HIPCIEC_MAC_REG_ECC_2BIT_ER_CNT_OFFSET 0

#define HIPCIEC_MAC_REG_ECC_1BIT_ER_CNT_LEN    5
#define HIPCIEC_MAC_REG_ECC_1BIT_ER_CNT_OFFSET 0

#define HIPCIEC_MAC_REG_REG_RCV_IDLE_HOLD_EN_LEN    1
#define HIPCIEC_MAC_REG_REG_RCV_IDLE_HOLD_EN_OFFSET 2
#define HIPCIEC_MAC_REG_REG_RCV_CFG_HOLD_EN_LEN     1
#define HIPCIEC_MAC_REG_REG_RCV_CFG_HOLD_EN_OFFSET  1
#define HIPCIEC_MAC_REG_REG_RCV_LOCK_HOLD_EN_LEN    1
#define HIPCIEC_MAC_REG_REG_RCV_LOCK_HOLD_EN_OFFSET 0

#define HIPCIEC_MAC_REG_REG_RCV_LOCK_HOLD_TIME_LEN    11
#define HIPCIEC_MAC_REG_REG_RCV_LOCK_HOLD_TIME_OFFSET 0

#define HIPCIEC_MAC_REG_REG_EXTENDED_TS_NUMBER_LEN    12
#define HIPCIEC_MAC_REG_REG_EXTENDED_TS_NUMBER_OFFSET 16
#define HIPCIEC_MAC_REG_REG_RCV_CFG_HOLD_TIME_LEN     11
#define HIPCIEC_MAC_REG_REG_RCV_CFG_HOLD_TIME_OFFSET  0

#define HIPCIEC_MAC_REG_REG_DETECT_WAIT_TIME_LEN      10
#define HIPCIEC_MAC_REG_REG_DETECT_WAIT_TIME_OFFSET   16
#define HIPCIEC_MAC_REG_REG_RCV_IDLE_HOLD_TIME_LEN    11
#define HIPCIEC_MAC_REG_REG_RCV_IDLE_HOLD_TIME_OFFSET 0

#define HIPCIEC_MAC_REG_REG_LTSSM_INT_MATCH_STATE_LEN    6
#define HIPCIEC_MAC_REG_REG_LTSSM_INT_MATCH_STATE_OFFSET 0

#define HIPCIEC_MAC_REG_REG_DESKEW_NUMLOCK_ERR_RCV_MASK_LEN    1
#define HIPCIEC_MAC_REG_REG_DESKEW_NUMLOCK_ERR_RCV_MASK_OFFSET 1
#define HIPCIEC_MAC_REG_REG_SYMBOL_NUMLOCK_ERR_RCV_MASK_LEN    1
#define HIPCIEC_MAC_REG_REG_SYMBOL_NUMLOCK_ERR_RCV_MASK_OFFSET 0

#define HIPCIEC_MAC_REG_OPT_GEN4_PRESET_1_LEN    32
#define HIPCIEC_MAC_REG_OPT_GEN4_PRESET_1_OFFSET 0

#define HIPCIEC_MAC_REG_OPT_GEN4_PRESET_2_LEN    32
#define HIPCIEC_MAC_REG_OPT_GEN4_PRESET_2_OFFSET 0

#define HIPCIEC_MAC_REG_LP_GEN4_TX_PRESET_P1_1_LEN    32
#define HIPCIEC_MAC_REG_LP_GEN4_TX_PRESET_P1_1_OFFSET 0

#define HIPCIEC_MAC_REG_LP_GEN4_TX_PRESET_P1_2_LEN    32
#define HIPCIEC_MAC_REG_LP_GEN4_TX_PRESET_P1_2_OFFSET 0

#define HIPCIEC_MAC_REG_REG_LPBK_DATA_LEN    32
#define HIPCIEC_MAC_REG_REG_LPBK_DATA_OFFSET 0

#define HIPCIEC_MAC_REG_REG_DFE_CFG_VALUE_LEN         1
#define HIPCIEC_MAC_REG_REG_DFE_CFG_VALUE_OFFSET      1
#define HIPCIEC_MAC_REG_REG_DFE_DISABLE_CFG_EN_LEN    1
#define HIPCIEC_MAC_REG_REG_DFE_DISABLE_CFG_EN_OFFSET 0

#define HIPCIEC_MAC_REG_REG_MARGIN_GLOBAL_DISABLE_LEN               1
#define HIPCIEC_MAC_REG_REG_MARGIN_GLOBAL_DISABLE_OFFSET            31
#define HIPCIEC_MAC_REG_REG_MARGIN_VENDER_DEFINE_CMD_PAYLOAD_LEN    8
#define HIPCIEC_MAC_REG_REG_MARGIN_VENDER_DEFINE_CMD_PAYLOAD_OFFSET 8

#define HIPCIEC_MAC_REG_MAX_VOLTAGE_OFFSET_LEN              7
#define HIPCIEC_MAC_REG_MAX_VOLTAGE_OFFSET_OFFSET           24
#define HIPCIEC_MAC_REG_NUM_VOLTAGE_STEPS_LEN               8
#define HIPCIEC_MAC_REG_NUM_VOLTAGE_STEPS_OFFSET            16
#define HIPCIEC_MAC_REG_IND_UP_DOWN_VOLTAGE_SUPPORT_LEN     1
#define HIPCIEC_MAC_REG_IND_UP_DOWN_VOLTAGE_SUPPORT_OFFSET  14
#define HIPCIEC_MAC_REG_MAX_TIMING_OFFSET_LEN               6
#define HIPCIEC_MAC_REG_MAX_TIMING_OFFSET_OFFSET            8
#define HIPCIEC_MAC_REG_VOLTAGE_SUPPORT_LEN                 1
#define HIPCIEC_MAC_REG_VOLTAGE_SUPPORT_OFFSET              7
#define HIPCIEC_MAC_REG_INDLEFT_RIGHT_TIMING_SUPPORT_LEN    1
#define HIPCIEC_MAC_REG_INDLEFT_RIGHT_TIMING_SUPPORT_OFFSET 6
#define HIPCIEC_MAC_REG_NUM_TIMING_STEPS_LEN                6
#define HIPCIEC_MAC_REG_NUM_TIMING_STEPS_OFFSET             0

#define HIPCIEC_MAC_REG_SAMPLE_RATE_VOLTAGE_LEN        6
#define HIPCIEC_MAC_REG_SAMPLE_RATE_VOLTAGE_OFFSET     26
#define HIPCIEC_MAC_REG_SAMPLE_REPORTING_METHOD_LEN    1
#define HIPCIEC_MAC_REG_SAMPLE_REPORTING_METHOD_OFFSET 23
#define HIPCIEC_MAC_REG_IND_ERROR_SAMPLE_LEN           1
#define HIPCIEC_MAC_REG_IND_ERROR_SAMPLE_OFFSET        22
#define HIPCIEC_MAC_REG_SAMPLE_RATE_TIMING_LEN         6
#define HIPCIEC_MAC_REG_SAMPLE_RATE_TIMING_OFFSET      16
#define HIPCIEC_MAC_REG_MAX_LANE_SUPPORT_LEN           5
#define HIPCIEC_MAC_REG_MAX_LANE_SUPPORT_OFFSET        7

#define HIPCIEC_MAC_REG_RX_MARGIN_RSV_LEN    32
#define HIPCIEC_MAC_REG_RX_MARGIN_RSV_OFFSET 0

#define HIPCIEC_MAC_REG_REG_FIX_8G_TX_PRESET_VALUE1_LEN    32
#define HIPCIEC_MAC_REG_REG_FIX_8G_TX_PRESET_VALUE1_OFFSET 0

#define HIPCIEC_MAC_REG_REG_FIX_8G_TX_PRESET_VALUE2_LEN    32
#define HIPCIEC_MAC_REG_REG_FIX_8G_TX_PRESET_VALUE2_OFFSET 0

#define HIPCIEC_MAC_REG_REG_FIX_16G_TX_PRESET_VALUE1_LEN    32
#define HIPCIEC_MAC_REG_REG_FIX_16G_TX_PRESET_VALUE1_OFFSET 0

#define HIPCIEC_MAC_REG_REG_FIX_16G_TX_PRESET_VALUE2_LEN    32
#define HIPCIEC_MAC_REG_REG_FIX_16G_TX_PRESET_VALUE2_OFFSET 0

#define HIPCIEC_MAC_REG_RESVERED_LEN                               13
#define HIPCIEC_MAC_REG_RESVERED_OFFSET                            19
#define HIPCIEC_MAC_REG_REG_UP_16G_PHASE1_HOLD_EN_LEN              1
#define HIPCIEC_MAC_REG_REG_UP_16G_PHASE1_HOLD_EN_OFFSET           18
#define HIPCIEC_MAC_REG_REG_UP_8G_PHASE1_HOLD_EN_LEN               1
#define HIPCIEC_MAC_REG_REG_UP_8G_PHASE1_HOLD_EN_OFFSET            17
#define HIPCIEC_MAC_REG_REG_16G_PHASE01_TIMEOUT_SKIP_EN_LEN        1
#define HIPCIEC_MAC_REG_REG_16G_PHASE01_TIMEOUT_SKIP_EN_OFFSET     16
#define HIPCIEC_MAC_REG_REG_8G_PHASE01_TIMEOUT_SKIP_EN_LEN         1
#define HIPCIEC_MAC_REG_REG_8G_PHASE01_TIMEOUT_SKIP_EN_OFFSET      15
#define HIPCIEC_MAC_REG_REG_16G_IGNORE_CTLE_DONE_LEN               1
#define HIPCIEC_MAC_REG_REG_16G_IGNORE_CTLE_DONE_OFFSET            14
#define HIPCIEC_MAC_REG_REG_8G_IGNORE_CTLE_DONE_LEN                1
#define HIPCIEC_MAC_REG_REG_8G_IGNORE_CTLE_DONE_OFFSET             13
#define HIPCIEC_MAC_REG_REG_COARSETUNE_START_USE_RXVALID_EN_LEN    1
#define HIPCIEC_MAC_REG_REG_COARSETUNE_START_USE_RXVALID_EN_OFFSET 12
#define HIPCIEC_MAC_REG_REG_COARSETUNE_START_USE_RXIDLE_EN_LEN     1
#define HIPCIEC_MAC_REG_REG_COARSETUNE_START_USE_RXIDLE_EN_OFFSET  11
#define HIPCIEC_MAC_REG_REG_PHASE01_COARSETUNE_START_TM_LEN        11
#define HIPCIEC_MAC_REG_REG_PHASE01_COARSETUNE_START_TM_OFFSET     0

#define HIPCIEC_MAC_REG_RESVERED_LEN                24
#define HIPCIEC_MAC_REG_RESVERED_OFFSET             8
#define HIPCIEC_MAC_REG_REG_LTSSM_TIMEOUT_EN_LEN    8
#define HIPCIEC_MAC_REG_REG_LTSSM_TIMEOUT_EN_OFFSET 0

#define HIPCIEC_MAC_REG_LOOPBACK_EC_VALUE_LEN    32
#define HIPCIEC_MAC_REG_LOOPBACK_EC_VALUE_OFFSET 0

#define HIPCIEC_MAC_REG_RESVER_LEN                         20
#define HIPCIEC_MAC_REG_RESVER_OFFSET                      12
#define HIPCIEC_MAC_REG_LANE0_NUMBER_LEN                   4
#define HIPCIEC_MAC_REG_LANE0_NUMBER_OFFSET                8
#define HIPCIEC_MAC_REG_RESVERED_LEN                       1
#define HIPCIEC_MAC_REG_RESVERED_OFFSET                    7
#define HIPCIEC_MAC_REG_REG_UNUSED_LANE_TURN_OFF_EN_LEN    1
#define HIPCIEC_MAC_REG_REG_UNUSED_LANE_TURN_OFF_EN_OFFSET 6
#define HIPCIEC_MAC_REG_REG_COMPLIANCE_MODE_LEN            1
#define HIPCIEC_MAC_REG_REG_COMPLIANCE_MODE_OFFSET         5
#define HIPCIEC_MAC_REG_REG_LANE_REVERSE_MUX_CFG_EN_LEN    1
#define HIPCIEC_MAC_REG_REG_LANE_REVERSE_MUX_CFG_EN_OFFSET 4
#define HIPCIEC_MAC_REG_REG_LANE_REVERSE_MUX_VALUE_LEN     4
#define HIPCIEC_MAC_REG_REG_LANE_REVERSE_MUX_VALUE_OFFSET  0

#define HIPCIEC_MAC_REG_RESVERED_LEN               16
#define HIPCIEC_MAC_REG_RESVERED_OFFSET            16
#define HIPCIEC_MAC_REG_REG_MAC2PHY_SRIS_EN_LEN    16
#define HIPCIEC_MAC_REG_REG_MAC2PHY_SRIS_EN_OFFSET 0

#define HIPCIEC_MAC_REG_RESVERED_LEN                 16
#define HIPCIEC_MAC_REG_RESVERED_OFFSET              16
#define HIPCIEC_MAC_REG_REG_MAC2PHY_EBUF_MODE_LEN    16
#define HIPCIEC_MAC_REG_REG_MAC2PHY_EBUF_MODE_OFFSET 0

#define HIPCIEC_MAC_REG_REG_EBUFF_DEPTH03_LEN    32
#define HIPCIEC_MAC_REG_REG_EBUFF_DEPTH03_OFFSET 0

#define HIPCIEC_MAC_REG_REG_EBUFF_DEPTH47_LEN    32
#define HIPCIEC_MAC_REG_REG_EBUFF_DEPTH47_OFFSET 0

#define HIPCIEC_MAC_REG_REG_EBUFF_DEPTH811_LEN    32
#define HIPCIEC_MAC_REG_REG_EBUFF_DEPTH811_OFFSET 0

#define HIPCIEC_MAC_REG_REG_EBUFF_DEPTH1216_LEN    32
#define HIPCIEC_MAC_REG_REG_EBUFF_DEPTH1216_OFFSET 0

#define HIPCIEC_MAC_REG_RESVERED_LEN                 16
#define HIPCIEC_MAC_REG_RESVERED_OFFSET              16
#define HIPCIEC_MAC_REG_REG_FRAMING_ERR_COUNT_LEN    16
#define HIPCIEC_MAC_REG_REG_FRAMING_ERR_COUNT_OFFSET 0

#define HIPCIEC_MAC_REG_RESVERED_LEN                         16
#define HIPCIEC_MAC_REG_RESVERED_OFFSET                      16
#define HIPCIEC_MAC_REG_REG_FRAMING_MASK_LEN                 8
#define HIPCIEC_MAC_REG_REG_FRAMING_MASK_OFFSET              8
#define HIPCIEC_MAC_REG_REG_PCS_DECODE_ERR_RETRAIN_EN_LEN    1
#define HIPCIEC_MAC_REG_REG_PCS_DECODE_ERR_RETRAIN_EN_OFFSET 2
#define HIPCIEC_MAC_REG_REG_FRAMING_ERR_RPT_EN_LEN           1
#define HIPCIEC_MAC_REG_REG_FRAMING_ERR_RPT_EN_OFFSET        1
#define HIPCIEC_MAC_REG_REG_FRAMING_ERR_RETRAIN_EN_LEN       1
#define HIPCIEC_MAC_REG_REG_FRAMING_ERR_RETRAIN_EN_OFFSET    0

#define HIPCIEC_MAC_REG_RESVERED_LEN                     29
#define HIPCIEC_MAC_REG_RESVERED_OFFSET                  3
#define HIPCIEC_MAC_REG_REG_MAC_LINKDOWN_REQ_MASK_LEN    3
#define HIPCIEC_MAC_REG_REG_MAC_LINKDOWN_REQ_MASK_OFFSET 0

#define HIPCIEC_MAC_REG_RESVERED_LEN                1
#define HIPCIEC_MAC_REG_RESVERED_OFFSET             31
#define HIPCIEC_MAC_REG_REG_MAC_INT_TYPE_SEL_LEN    31
#define HIPCIEC_MAC_REG_REG_MAC_INT_TYPE_SEL_OFFSET 0

#define HIPCIEC_MAC_REG_RESVERED_LEN              4
#define HIPCIEC_MAC_REG_RESVERED_OFFSET           28
#define HIPCIEC_MAC_REG_TX_PRESET_LEN             4
#define HIPCIEC_MAC_REG_TX_PRESET_OFFSET          24
#define HIPCIEC_MAC_REG_REQ_PRE_CUR_COEFF_LEN     6
#define HIPCIEC_MAC_REG_REQ_PRE_CUR_COEFF_OFFSET  16
#define HIPCIEC_MAC_REG_REQ_CUR_COEFF_LEN         6
#define HIPCIEC_MAC_REG_REQ_CUR_COEFF_OFFSET      8
#define HIPCIEC_MAC_REG_FIG_MERIT_FEEDBACK_LEN    8
#define HIPCIEC_MAC_REG_FIG_MERIT_FEEDBACK_OFFSET 0

#define HIPCIEC_MAC_REG_RESVERED_LEN             4
#define HIPCIEC_MAC_REG_RESVERED_OFFSET          28
#define HIPCIEC_MAC_REG_RX_XMT_PRESET_LEN        4
#define HIPCIEC_MAC_REG_RX_XMT_PRESET_OFFSET     24
#define HIPCIEC_MAC_REG_RX_PRE_CUR_COEFF_LEN     6
#define HIPCIEC_MAC_REG_RX_PRE_CUR_COEFF_OFFSET  16
#define HIPCIEC_MAC_REG_RX_CUR_COEFF_LEN         6
#define HIPCIEC_MAC_REG_RX_CUR_COEFF_OFFSET      8
#define HIPCIEC_MAC_REG_RX_USE_PRESET_LEN        1
#define HIPCIEC_MAC_REG_RX_USE_PRESET_OFFSET     6
#define HIPCIEC_MAC_REG_RX_POST_CUR_COEFF_LEN    6
#define HIPCIEC_MAC_REG_RX_POST_CUR_COEFF_OFFSET 0

#define HIPCIEC_MAC_REG_RESVERED_LEN                   12
#define HIPCIEC_MAC_REG_RESVERED_OFFSET                20
#define HIPCIEC_MAC_REG_RCV_EIOS_LEN                   1
#define HIPCIEC_MAC_REG_RCV_EIOS_OFFSET                19
#define HIPCIEC_MAC_REG_ENTER_L1L2_TIMEOUT_LEN         1
#define HIPCIEC_MAC_REG_ENTER_L1L2_TIMEOUT_OFFSET      18
#define HIPCIEC_MAC_REG_ENTER_L0S_REQ_LEN              1
#define HIPCIEC_MAC_REG_ENTER_L0S_REQ_OFFSET           17
#define HIPCIEC_MAC_REG_ENTER_L1_REQ_LEN               1
#define HIPCIEC_MAC_REG_ENTER_L1_REQ_OFFSET            16
#define HIPCIEC_MAC_REG_ENTER_L2_REQ_LEN               1
#define HIPCIEC_MAC_REG_ENTER_L2_REQ_OFFSET            15
#define HIPCIEC_MAC_REG_DL_REQ_LINK_DOWN_LEN           1
#define HIPCIEC_MAC_REG_DL_REQ_LINK_DOWN_OFFSET        14
#define HIPCIEC_MAC_REG_TL_AP_REQ_LINK_DOWN_LEN        1
#define HIPCIEC_MAC_REG_TL_AP_REQ_LINK_DOWN_OFFSET     13
#define HIPCIEC_MAC_REG_DIRECT_SPEED_CHANGE_LEN        1
#define HIPCIEC_MAC_REG_DIRECT_SPEED_CHANGE_OFFSET     12
#define HIPCIEC_MAC_REG_DET_TS_TRAIN_LEN               1
#define HIPCIEC_MAC_REG_DET_TS_TRAIN_OFFSET            11
#define HIPCIEC_MAC_REG_DET_EIEOS_128B130B_LEN         1
#define HIPCIEC_MAC_REG_DET_EIEOS_128B130B_OFFSET      10
#define HIPCIEC_MAC_REG_REG_RETRAIN_REQ_LEN            1
#define HIPCIEC_MAC_REG_REG_RETRAIN_REQ_OFFSET         9
#define HIPCIEC_MAC_REG_CFG_RETRAIN_REQ_LEN            1
#define HIPCIEC_MAC_REG_CFG_RETRAIN_REQ_OFFSET         8
#define HIPCIEC_MAC_REG_HOT_RESET_LEN                  1
#define HIPCIEC_MAC_REG_HOT_RESET_OFFSET               7
#define HIPCIEC_MAC_REG_SKP_INFTER_IDLE_TIMEOUT_LEN    1
#define HIPCIEC_MAC_REG_SKP_INFTER_IDLE_TIMEOUT_OFFSET 6
#define HIPCIEC_MAC_REG_DL_RETRAN_LEN                  1
#define HIPCIEC_MAC_REG_DL_RETRAN_OFFSET               5
#define HIPCIEC_MAC_REG_FRAMING_ERR_RETRAIN_LEN        1
#define HIPCIEC_MAC_REG_FRAMING_ERR_RETRAIN_OFFSET     4
#define HIPCIEC_MAC_REG_ENTER_LOOP_BACK_LEN            1
#define HIPCIEC_MAC_REG_ENTER_LOOP_BACK_OFFSET         3
#define HIPCIEC_MAC_REG_CFG_LINK_DISABLE_LEN           1
#define HIPCIEC_MAC_REG_CFG_LINK_DISABLE_OFFSET        2
#define HIPCIEC_MAC_REG_DP_REDP_EQ_ENTER_RCV_LEN       1
#define HIPCIEC_MAC_REG_DP_REDP_EQ_ENTER_RCV_OFFSET    1
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#define HIPCIEC_MAC_REG_UP_RETRAIN_REDO_REQ_OFFSET     0

#define HIPCIEC_MAC_REG_RESVER_LEN                     7
#define HIPCIEC_MAC_REG_RESVER_OFFSET                  25
#define HIPCIEC_MAC_REG_REG_SKP_INTVL_SRNS_GEN4_LEN    9
#define HIPCIEC_MAC_REG_REG_SKP_INTVL_SRNS_GEN4_OFFSET 16
#define HIPCIEC_MAC_REG_RESVERED_LEN                   7
#define HIPCIEC_MAC_REG_RESVERED_OFFSET                9
#define HIPCIEC_MAC_REG_REG_SKP_INTVL_SRIS_GEN4_LEN    9
#define HIPCIEC_MAC_REG_REG_SKP_INTVL_SRIS_GEN4_OFFSET 0

#define HIPCIEC_MAC_REG_PCS_RCV_ERR_STATUS_LEN          16
#define HIPCIEC_MAC_REG_PCS_RCV_ERR_STATUS_OFFSET       16
#define HIPCIEC_MAC_REG_SYMBOL_UNLOCK_ERR_STATUS_LEN    16
#define HIPCIEC_MAC_REG_SYMBOL_UNLOCK_ERR_STATUS_OFFSET 0

#define HIPCIEC_MAC_REG_LOOPBACK_LINK_DATA_ERR_STATUS_LEN    16
#define HIPCIEC_MAC_REG_LOOPBACK_LINK_DATA_ERR_STATUS_OFFSET 16
#define HIPCIEC_MAC_REG_PHY_LANE_ERR_STATUS_LEN              16
#define HIPCIEC_MAC_REG_PHY_LANE_ERR_STATUS_OFFSET           0

#define HIPCIEC_MAC_REG_REG_8G_EQ_FIX_LP_TX_USE_PRESET_LEN    1
#define HIPCIEC_MAC_REG_REG_8G_EQ_FIX_LP_TX_USE_PRESET_OFFSET 31
#define HIPCIEC_MAC_REG_RESVERED_LEN                          13
#define HIPCIEC_MAC_REG_RESVERED_OFFSET                       18
#define HIPCIEC_MAC_REG_REG_8G_EQ_FIX_LP_TX_COEFF_LEN         18
#define HIPCIEC_MAC_REG_REG_8G_EQ_FIX_LP_TX_COEFF_OFFSET      0

#define HIPCIEC_MAC_REG_REG_16G_EQ_FIX_LP_TX_USE_PRESET_LEN    1
#define HIPCIEC_MAC_REG_REG_16G_EQ_FIX_LP_TX_USE_PRESET_OFFSET 31
#define HIPCIEC_MAC_REG_RESVERED_LEN                           13
#define HIPCIEC_MAC_REG_RESVERED_OFFSET                        18
#define HIPCIEC_MAC_REG_REG_16G_EQ_FIX_LP_TX_COEFF_LEN         18
#define HIPCIEC_MAC_REG_REG_16G_EQ_FIX_LP_TX_COEFF_OFFSET      0

#define HIPCIEC_MAC_REG_RESVERED_LEN                    24
#define HIPCIEC_MAC_REG_RESVERED_OFFSET                 8
#define HIPCIEC_MAC_REG_REG_RXELEIDLE_DELAY_TIME_LEN    8
#define HIPCIEC_MAC_REG_REG_RXELEIDLE_DELAY_TIME_OFFSET 0

#define HIPCIEC_MAC_REG_REG_UP_8G_EQTS2_SENT_EN_LEN     1
#define HIPCIEC_MAC_REG_REG_UP_8G_EQTS2_SENT_EN_OFFSET  15
#define HIPCIEC_MAC_REG_CFG_16G_RESET_EIEOS_LEN         1
#define HIPCIEC_MAC_REG_CFG_16G_RESET_EIEOS_OFFSET      14
#define HIPCIEC_MAC_REG_CFG_16G_MERIT_STEP_LEN          6
#define HIPCIEC_MAC_REG_CFG_16G_MERIT_STEP_OFFSET       8
#define HIPCIEC_MAC_REG_REG_16G_COEFF_SEARCH_LEN_LEN    4
#define HIPCIEC_MAC_REG_REG_16G_COEFF_SEARCH_LEN_OFFSET 2
#define HIPCIEC_MAC_REG_REG_16G_PHY_EQ_FB_SEL_LEN       2
#define HIPCIEC_MAC_REG_REG_16G_PHY_EQ_FB_SEL_OFFSET    0

#define HIPCIEC_MAC_REG_REG_TX_MARGIN_MASK_LEN          1
#define HIPCIEC_MAC_REG_REG_TX_MARGIN_MASK_OFFSET       4
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#define HIPCIEC_MAC_REG_REG_UP_8GT_EQTS2_PRESET_0_OFFSET 0

#define HIPCIEC_MAC_REG_REG_UP_8GT_EQTS2_PRESET_1_LEN    32
#define HIPCIEC_MAC_REG_REG_UP_8GT_EQTS2_PRESET_1_OFFSET 0

#define HIPCIEC_MAC_REG_RESVERED_LEN                  24
#define HIPCIEC_MAC_REG_RESVERED_OFFSET               8
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#define HIPCIEC_MAC_REG_REG_RXVALID_DELAY_TIME_OFFSET 0

#endif // __HIPCIEC_MAC_REG_REG_OFFSET_FIELD_H__
